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美商賽靈思(Xilinx, Inc.)宣布推出支援SoC加強型開發環境的 Vivado 設計套件2014.1版。全新版本的 Vivado 設計套件可為 UltraFast 設計方法增加自動化功能，并可為所有元件提供平均快25%的執行時間和5%的效能提升。此外，2014.1版另一項新功能是在 Vivado HLS (高階合成)中增加 OpenCL 核心的硬體加速功能。

　　目前已有超過2,500家客戶接受過UltraFast設計方法的訓練，另外 UltraFast 設計方法教學影片也有30,000次觀看次數，賽靈思將持續提升此設計方法的知名度和采用度 ，以增加系統設計師的生產力。設計團隊運用 UltraFast 設計方法，相較于沒有使用 UltraFast 設計方法的設計專案，可將設計時間從數月縮短到數周即可完成。

　　現在全新第二版本的 Vivado 設計套件中的 UltraFast 設計方法可支援28奈米的7系列和20奈米的 UltraScale 元件。 UltraScale 架構在全面可程式架構的基礎上采用先進的 ASIC 技術，實現數百Gbps的系統級效能，并以全線速支援智慧型處理技術，可擴充至terabit級和teraflop級浮點運算技術。新款設計方法也內含了使用Cadence、Mentor Graphics和Synopsys流程的高階合成、部份重新配置和驗證作業。

　　用UltraFast設計方法是提升生產力的最佳作法，關鍵在于能否用正確的方法來約束設計以達到快速的時序收歛。 Vivado 設計套件2014.1版可透過全新互動式的時序約束精靈自動加入正確的建置約束條件。精靈套件內的智慧型功能會要求 Vivado 設計資料庫取得時脈結構和通常來自IP再用而產生的約束條件，然后會引導使用者用正確的方法對設計其他部份加以約束。

　　Vivado 設計套件2014.1版還配套推出全新的 Xilinx Tcl Store ，可讓設計社群自由發布和分享能發揮有用功能及提升生產力的描述指令。在Vivado整合式設計環境中即可使用這個工具指命語言(Tcl)線上商店，并能提供一個開放原始碼庫，讓設計人員可以使用能夠發揮 Vivado 設計套件核心功能的描述指令，也可讓設計工具專家分享提升大型使用者社群作業效率的程式碼。Tcl應用程式從即日起上市，可提供客制化報告、分析、最佳化功能、工具流程控管和各種設計變更。

　　當Vivado高階合成法(HLS)用于目前各種無線通訊、醫療、國防和消費性應用的先進演算法中，以加速IP建置，可讓C、C++和System C規格在不需手動建置RTL的情況下，直接用于Xilinx All Programmable元件。 Vivado IPI (Vivado IP Integrator) 和 Vivado HLS 的結合可有效 降低各種開發成本，其成本相較于采用RTL方法可降低15倍。

　　隨著 Vivado 設計套件2014.1版的推出， Vivado HLS 現在可提供初期的 OpenCL核心支援。 OpenCL 可為編寫用于異質平臺的核心提供架構和程式語言，現在可以順利轉換成 Xilinx All Programmable 元件中的IP。此外，這個版本的Vivado設計套件可藉由全新的線性代數函式庫將Vivado HLS的用途延伸至各種訊號處理應用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩陣)分解(Cholesky decomposition)、奇異值分解(SVD)、QR因式分解和陣矩乘法等多項功能。

　　Vivado設計套件2014.1版即日起已可供下載。